一颗芯片拆成好几块，反而更强了？这不是倒退

这几年芯片圈有个反常识的操作：好好一颗大芯片，非要拆成好几小块，分开造，再拼回去。听着像脱裤子放屁，可英伟达、AMD、华为，个个都在这么干。

先把结论撂这儿：这不是倒退，是被逼出来的聪明。 制程越做越小、越来越难，一颗大芯片造得越大就越容易废；干脆把它拆成一颗颗"小芯粒"，各挑最合适的工艺分头造，再用先进封装高密度拼成一个整体——这就是 Chiplet（芯粒）+ 先进封装，被公认是"后摩尔时代"最关键的一条路。

先搞懂：Chiplet 到底是"拆"了个啥

过去造芯片，讲究一个"整"字：CPU、GPU、缓存、各种接口，全塞在同一块晶圆上一次光刻成型，业内叫 SoC（系统级单芯片）。

Chiplet 反着来。它从设计阶段就先按功能把大芯片拆成一颗颗独立的小芯粒（die），每颗单独制造，最后再封装到一起。打个比方：SoC 是一体浇筑的整面墙，Chiplet 是先烧好一块块乐高积木、再拼成墙。拼出来的照样是一颗完整芯片，只不过内部是"攒"的。

关键就在这个"拆"字上——拆开之后，很多老大难问题一下就松动了。

为什么拆开反而划算：良率、成本、混搭

第一，良率。 晶圆上的缺陷是随机撒的，芯片面积越大，越容易踩雷报废。一颗巨无霸大芯片，可能因为角落一个瑕疵就整颗扔掉；拆成小芯粒后，坏的只是那一小块，好的照用。面积越小，良率越高，这是行业公认的机理。

第二，成本。 拆开后，各芯粒可以"按需选工艺"。真正吃制程红利的计算核心，才上最先进、最贵的工艺；那些从先进制程里捞不到好处的接口、模拟电路，用成熟老工艺造就行，没必要陪着一起花冤枉钱。

第三，异构集成。 逻辑、存储、I/O 这些原本"八字不合"的模块，可以分别用最擅长它们的工艺造好，再封到一个壳里协同干活。取长补短，而不是削足适履。

那"先进封装"又是啥？把拼图拼得更狠

拆得开，还得拼得回来，而且要拼得又近又密——这就是先进封装的活儿。它早不是过去"套个塑料壳"那么简单，而是芯片性能的关键一环。眼下主要两条路：

• 2.5D 封装：把多颗芯粒并排"码"在一块硅中介板上，靠中介板里的超细金属线和硅通孔（TSV）把它们连起来。台积电那个被 AI 算力抢疯了的 CoWoS，就是 2.5D 的代表，英伟达高端 AI 芯片全指着它。
• 3D 封装：更狠，直接把芯粒上下垂直叠起来，用穿透芯片的 TSV 打通楼层。距离更短、密度更高，代价是散热和制造难度陡增。

一句话：先进封装，是把一堆小芯粒"缝"成一颗强芯片的针线活。

拼图能通用，靠的是一套"普通话"

芯粒来自不同厂、不同工艺，怎么保证拼一块能对上话？这就需要统一的互连标准。

2022 年，产业界推出了 UCIe（通用芯粒互联标准），被形象地叫作"芯片界的 USB"——就像 USB 让各家外设都能插上同一台电脑，UCIe 想让不同供应商的芯粒也能"即插即拼"。它底层沿用了 PCIe、CXL 这些成熟协议，一推出就被视为芯粒生态从"各玩各的"走向"互联互通"的关键一步。

顺便说个更要紧的

看到这你大概咂摸出味儿了：当最先进的光刻机被卡脖子、制程一时半会儿追不上时，先进封装和 Chiplet，恰恰是一条"绕开硬碰硬"的路。

用成熟工艺的芯粒攒出高性能芯片，用封装的功力补制程的短板——这正是被议论最多的国产破局思路之一。事实上，华为昇腾这类国产算力芯片，已经在这条路上走了不短。国内的封测厂，也在铆着劲对标 CoWoS。

问题只剩一个：这条"后摩尔"的路，国产到底走到了哪一步？还差多远？

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